////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date:17:27:40 08/28/08
// Design Name:
// Module Name:speed_select
// Project Name:
// Target Device:
// Tool versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
////////////////////////////////////////////////////////////////////////////////
module speed_select(
clk,rst_n,
bps_start,clk_bps
)
input clk // 50MHz主时钟
input rst_n //低电平复位信号
input bps_start //接收到数据后，波特率时钟启动信号置位
output clk_bps // clk_bps的高电平为接收或者发送数据位的中间采样点
/*
parameter bps9600 = 5207, //波特率为9600bps
bps19200 = 2603, //波特率为19200bps
bps38400 = 1301, //波特率为38400bps
bps57600 = 867, //波特率为57600bps
bps115200 = 433 //波特率为115200bps//直接利用分频的思路，用系统时钟50MHZ/波特率
parameter bps9600_2 = 2603,
bps19200_2 = 1301,
bps38400_2 = 650,
bps57600_2 = 433,
bps115200_2 = 216
*/
//以下波特率分频计数值可参照上面的参数进行更改
`define BPS_PARA 433 //波特率为115200时的分频计数值
`define BPS_PARA_2 216 //波特率为115200时的分频计数值的一半，用于数据采样//(中间采样)
reg[12:0] cnt //分频计数
reg clk_bps_r //波特率时钟寄存器
//----------------------------------------------------------
reg[2:0] uart_ctrl // uart波特率选择寄存器
//----------------------------------------------------------
always @ (posedge clk or negedge rst_n)
if(!rst_n) cnt <= 13'd0
else if((cnt == `BPS_PARA) || !bps_start) cnt <= 13'd0 //波特率计数清零 // 当计数器计满或者还没有接收到数据时，计数器清零
else cnt <= cnt+1'b1 //波特率时钟计数启动
always @ (posedge clk or negedge rst_n)
if(!rst_n) clk_bps_r <= 1'b0
else if(cnt == `BPS_PARA_2) clk_bps_r <= 1'b1 // clk_bps_r高电平为接收数据位的中间采样点,同时也作为发送数据的数据改变点
else clk_bps_r <= 1'b0
assign clk_bps = clk_bps_r
endmodule
`timescale 1ns / 1ps
////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date:
// Design Name:
// Module Name:my_uart_top
// Project Name:
// Target Device:
// Tool versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 欢迎加入EDN的FPGA/CPLD助学小组一起讨论：http://group.ednchina.com/1375/
////////////////////////////////////////////////////////////////////////////////
module my_uart_top(
clk,rst_n,
rs232_rx,rs232_tx
)
input clk // 50MHz主时钟
input rst_n //低电平复位信号
input rs232_rx // RS232接收数据信号
output rs232_tx // RS232发送数据信号
wire bps_start1,bps_start2 //接收到数据后，波特率时钟启动信号置位
wire clk_bps1,clk_bps2 // clk_bps_r高电平为接收数据位的中间采样点,同时也作为发送数据的数据改变点
wire[7:0] rx_data //接收数据寄存器，保存直至下一个数据来到
wire rx_int //接收数据中断信号,接收到数据期间始终为高电平
//----------------------------------------------------
//下面的四个模块中，speed_rx和speed_tx是两个完全独立的硬件模块，可称之为逻辑复制
//（不是资源共享，和软件中的同一个子程序调用不能混为一谈）
////////////////////////////////////////////
speed_select speed_rx(
.clk(clk), //波特率选择模块
.rst_n(rst_n),
.bps_start(bps_start1),
.clk_bps(clk_bps1)
)
my_uart_rx my_uart_rx(
.clk(clk), //接收数据模块
.rst_n(rst_n),
.rs232_rx(rs232_rx),
.rx_data(rx_data),
.rx_int(rx_int),
.clk_bps(clk_bps1),
.bps_start(bps_start1)
)
///////////////////////////////////////////
speed_select speed_tx(
.clk(clk), //波特率选择模块
.rst_n(rst_n),
.bps_start(bps_start2),
.clk_bps(clk_bps2)
)
my_uart_tx my_uart_tx(
.clk(clk), //发送数据模块
.rst_n(rst_n),
.rx_data(rx_data),
.rx_int(rx_int),
.rs232_tx(rs232_tx),
.clk_bps(clk_bps2),
.bps_start(bps_start2)
)
endmodule
`timescale 1ns / 1ps
////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date:17:11:32 08/28/08
// Design Name:
// Module Name:my_uart_rx
// Project Name:
// Target Device:
// Tool versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
////////////////////////////////////////////////////////////////////////////////
module my_uart_rx(
clk,rst_n,
rs232_rx,rx_data,rx_int,
clk_bps,bps_start
)
input clk // 50MHz主时钟
input rst_n // 低电平复位信号
input rs232_rx // RS232接收数据信号
input clk_bps // clk_bps的高电平为接收或者发送数据位的中间采样点
output bps_start //接收到数据后，波特率时钟启动信号置位
output[7:0] rx_data //接收数据寄存器，保存直至下一个数据来到
output rx_int //接收数据中断信号,接收到数据期间始终为高电平
//----------------------------------------------------------------
reg rs232_rx0,rs232_rx1,rs232_rx2,rs232_rx3 //接收数据寄存器，滤波用
wire neg_rs232_rx //表示数据线接收到下降沿
always @ (posedge clk or negedge rst_n) begin
if(!rst_n) begin
rs232_rx0 <= 1'b0
rs232_rx1 <= 1'b0
rs232_rx2 <= 1'b0
rs232_rx3 <= 1'b0
end
else begin
rs232_rx0 <= rs232_rx
rs232_rx1 <= rs232_rx0
rs232_rx2 <= rs232_rx1
rs232_rx3 <= rs232_rx2
end
end
//下面的下降沿检测可以滤掉<20ns-40ns的毛刺(包括高脉冲和低脉冲毛刺)，
//这里就是用资源换稳定（前提是我们对时间要求不是那么苛刻，因为输入信号打了好几拍）
//（当然我们的有效低脉冲信号肯定是远远大于40ns的）
assign neg_rs232_rx = rs232_rx3 &rs232_rx2 &~rs232_rx1 &~rs232_rx0 //接收到下降沿后neg_rs232_rx置高一个时钟周期
//----------------------------------------------------------------
reg bps_start_r
reg[3:0] num //移位次数
reg rx_int //接收数据中断信号,接收到数据期间始终为高电平
always @ (posedge clk or negedge rst_n)
if(!rst_n) begin
bps_start_r <= 1'bz
rx_int <= 1'b0
end
else if(neg_rs232_rx) begin //接收到串口接收线rs232_rx的下降沿标志信号//接收到下降沿后neg_rs232_rx置高一个时钟周期
bps_start_r <= 1'b1 //启动串口准备数据接收
rx_int <= 1'b1 //接收数据中断信号使能
end
else if(num==4'd12) begin //接收完有用数据信息
bps_start_r <= 1'b0 //数据接收完毕，释放波特率启动信号
rx_int <= 1'b0 //接收数据中断信号关闭
end
assign bps_start = bps_start_r
//----------------------------------------------------------------
reg[7:0] rx_data_r //串口接收数据寄存器，保存直至下一个数据来到
//----------------------------------------------------------------
reg[7:0] rx_temp_data //当前接收数据寄存器
always @ (posedge clk or negedge rst_n)
if(!rst_n) begin
rx_temp_data <= 8'd0
num <= 4'd0
rx_data_r <= 8'd0
end
else if(rx_int) begin //接收数据处理
if(clk_bps) begin //读取并保存数据,接收数据为一个起始位，8bit数据，1或2个结束位
num <= num+1'b1
case (num)
4'd1: rx_temp_data[0] <= rs232_rx //锁存第0bit
4'd2: rx_temp_data[1] <= rs232_rx //锁存第1bit
4'd3: rx_temp_data[2] <= rs232_rx //锁存第2bit
4'd4: rx_temp_data[3] <= rs232_rx //锁存第3bit
4'd5: rx_temp_data[4] <= rs232_rx //锁存第4bit
4'd6: rx_temp_data[5] <= rs232_rx //锁存第5bit
4'd7: rx_temp_data[6] <= rs232_rx //锁存第6bit
4'd8: rx_temp_data[7] <= rs232_rx //锁存第7bit
default:
endcase
end
else if(num == 4'd12) begin //我们的标准接收模式下只有1+8+1(2)=11bit的有效数据
num <= 4'd0 //接收到STOP位后结束,num清零
rx_data_r <= rx_temp_data //把数据锁存到数据寄存器rx_data中
end
end
assign rx_data = rx_data_r
endmodule
`timescale 1ns / 1ps
////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date:17:11:32 08/28/08
// Design Name:
// Module Name:my_uart_rx
// Project Name:
// Target Device:
// Tool versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
////////////////////////////////////////////////////////////////////////////////
module my_uart_tx(
clk,rst_n,
rx_data,rx_int,rs232_tx,
clk_bps,bps_start
)
input clk // 50MHz主时钟
input rst_n //低电平复位信号
input clk_bps // clk_bps_r高电平为接收数据位的中间采样点,同时也作为发送数据的数据改变点
input[7:0] rx_data //接收数据寄存器
input rx_int //接收数据中断信号,接收到数据期间始终为高电平,在该模块中利用它的下降沿来启动串口发送数据
output rs232_tx // RS232发送数据信号
output bps_start //接收或者要发送数据，波特率时钟启动信号置位
//---------------------------------------------------------
reg rx_int0,rx_int1,rx_int2 //rx_int信号寄存器，捕捉下降沿滤波用
wire neg_rx_int // rx_int下降沿标志位
always @ (posedge clk or negedge rst_n) begin
if(!rst_n) begin
rx_int0 <= 1'b0
rx_int1 <= 1'b0
rx_int2 <= 1'b0
end
else begin
rx_int0 <= rx_int
rx_int1 <= rx_int0
rx_int2 <= rx_int1
end
end
assign neg_rx_int = ~rx_int1 &rx_int2 //捕捉到下降沿后，neg_rx_int拉高保持一个主时钟周期
//---------------------------------------------------------
reg[7:0] tx_data //待发送数据的寄存器
//---------------------------------------------------------
reg bps_start_r
reg tx_en //发送数据使能信号，高有效
reg[3:0] num
always @ (posedge clk or negedge rst_n) begin
if(!rst_n) begin
bps_start_r <= 1'bz
tx_en <= 1'b0
tx_data <= 8'd0
end
else if(neg_rx_int) begin //接收数据完毕，准备把接收到的数据发回去
bps_start_r <= 1'b1
tx_data <= rx_data //把接收到的数据存入发送数据寄存器
tx_en <= 1'b1 //进入发送数据状态中
end
else if(num==4'd11) begin //数据发送完成，复位
bps_start_r <= 1'b0
tx_en <= 1'b0
end
end
assign bps_start = bps_start_r
//---------------------------------------------------------
reg rs232_tx_r
always @ (posedge clk or negedge rst_n) begin
if(!rst_n) begin
num <= 4'd0
rs232_tx_r <= 1'b1
end
else if(tx_en) begin
if(clk_bps) begin
num <= num+1'b1
case (num)
4'd0: rs232_tx_r <= 1'b0 //发送起始位
4'd1: rs232_tx_r <= tx_data[0] //发送bit0
4'd2: rs232_tx_r <= tx_data[1] //发送bit1
4'd3: rs232_tx_r <= tx_data[2] //发送bit2
4'd4: rs232_tx_r <= tx_data[3] //发送bit3
4'd5: rs232_tx_r <= tx_data[4] //发送bit4
4'd6: rs232_tx_r <= tx_data[5] //发送bit5
4'd7: rs232_tx_r <= tx_data[6] //发送bit6
4'd8: rs232_tx_r <= tx_data[7] //发送bit7
4'd9: rs232_tx_r <= 1'b1 // xcc/发送结束位
default: rs232_tx_r <= 1'b1
endcase
end
else if(num==4'd11) num <= 4'd0 //复位
end
end
assign rs232_tx = rs232_tx_r
endmodule
//本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在//PC机上安装一个串口调试工具来验证程序的功能。
//程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控
//制器，10个bit是1位起始位，8个数据位，1个结束
//位。串口的波特律由程序中定义的div_par参数决定，更改该参数可以实
//现相应的波特率。程序当前设定的div_par 的值是0x145，对应的波特率是
//9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间
//划分为8个时隙以使通信同步.
//程序的工作过程是：串口处于全双工工作状态，按动key1，FPGA向PC发送“21 EDA"
//字符串（串口调试工具设成按ASCII码接受方式）；PC可随时向FPGA发送0-F的十六进制
//数据，FPGA接受后显示在7段数码管上。
//视频教程适合我们21EDA电子的所有学习板
module serial(clk,rst,rxd,txd,en,seg_data,key_input,lowbit)
input clk,rst
input rxd//串行数据接收端
input key_input//按键输入
output[7:0] en
output[7:0] seg_data
reg[7:0] seg_data
output txd//串行数据发送端
output lowbit
////////////////////inner reg////////////////////
reg[15:0] div_reg//分频计数器，分频值由波特率决定。分频后得到频率8倍波特率的时钟
reg[2:0] div8_tras_reg//该寄存器的计数值对应发送时当前位于的时隙数
reg[2:0] div8_rec_reg//该寄存器的计数值对应接收时当前位于的时隙数
reg[3:0] state_tras//发送状态寄存器
reg[3:0] state_rec//接受状态寄存器
reg clkbaud_tras//以波特率为频率的发送使能信号
reg clkbaud_rec//以波特率为频率的接受使能信号
reg clkbaud8x//以8倍波特率为频率的时钟，它的作用是将发送或接受一个bit的时钟周期分为8个时隙
reg recstart//开始发送标志
reg recstart_tmp
reg trasstart//开始接受标志
reg rxd_reg1//接收寄存器1
reg rxd_reg2//接收寄存器2，因为接收数据为异步信号，故用两级缓存
reg txd_reg//发送寄存器
reg[7:0] rxd_buf//接受数据缓存
reg[7:0] txd_buf//发送数据缓存
reg[2:0] send_state//每次按键给PC发送"Welcome"字符串，这是发送状态寄存器
reg[19:0] cnt_delay//延时去抖计数器
reg start_delaycnt//开始延时计数标志
reg key_entry1,key_entry2//确定有键按下标志
////////////////////////////////////////////////
parameter div_par=16'h145//分频参数，其值由对应的波特率计算而得，按此参数分频的时钟频率是波倍特率的8
//倍，此处值对应9600的波特率，即分频出的时钟频率是9600*8 (CLK 50M)
////////////////////////////////////////////////
assign txd=txd_reg
assign lowbit=0
assign en=0//7段数码管使能信号赋值
always@(posedge clk )
begin
if(!rst) begin
cnt_delay<=0
start_delaycnt<=0
end
else if(start_delaycnt) begin
if(cnt_delay!=20'd800000) begin
cnt_delay<=cnt_delay+1
end
else begin
cnt_delay<=0
start_delaycnt<=0
end
end
else begin
if(!key_input&&cnt_delay==0)
start_delaycnt<=1
end
end
always@(posedge clk)
begin
if(!rst)
key_entry1<=0
else begin
if(key_entry2)
key_entry1<=0
else if(cnt_delay==20'd800000) begin
if(!key_input)
key_entry1<=1
end
end
end
always@(posedge clk )
begin
if(!rst)
div_reg<=0
else begin
if(div_reg==div_par-1)
div_reg<=0
else
div_reg<=div_reg+1
end
end
always@(posedge clk)//分频得到8倍波特率的时钟
begin
if(!rst)
clkbaud8x<=0
else if(div_reg==div_par-1)
clkbaud8x<=~clkbaud8x
end
always@(posedge clkbaud8x or negedge rst)
begin
if(!rst)
div8_rec_reg<=0
else if(recstart)//接收开始标志
div8_rec_reg<=div8_rec_reg+1//接收开始后，时隙数在8倍波特率的时钟下加1循环
end
always@(posedge clkbaud8x or negedge rst)
begin
if(!rst)
div8_tras_reg<=0
else if(trasstart)
div8_tras_reg<=div8_tras_reg+1//发送开始后，时隙数在8倍波特率的时钟下加1循环
end
always@(div8_rec_reg)
begin
if(div8_rec_reg==7)
clkbaud_rec=1//在第7个时隙，接收使能信号有效，将数据打入
else
clkbaud_rec=0
end
always@(div8_tras_reg)
begin
if(div8_tras_reg==7)
clkbaud_tras=1//在第7个时隙，发送使能信号有效，将数据发出
else
clkbaud_tras=0
end
always@(posedge clkbaud8x or negedge rst)
begin
if(!rst) begin
txd_reg<=1
trasstart<=0
txd_buf<=0
state_tras<=0
send_state<=0
key_entry2<=0
end
else begin
if(!key_entry2) begin
if(key_entry1) begin
key_entry2<=1
txd_buf<=8'd50//"2"
end
end
else begin
case(state_tras)
4'b0000: begin //发送起始位
if(!trasstart&&send_state<7)
trasstart<=1
else if(send_state<7) begin
if(clkbaud_tras) begin
txd_reg<=0
state_tras<=state_tras+1
end
end
else begin
key_entry2<=0
state_tras<=0
end
end
4'b0001: begin //发送第1位
if(clkbaud_tras) begin
txd_reg<=txd_buf[0]
txd_buf[6:0]<=txd_buf[7:1]
state_tras<=state_tras+1
end
end
4'b0010: begin //发送第2位
if(clkbaud_tras) begin
txd_reg<=txd_buf[0]
txd_buf[6:0]<=txd_buf[7:1]
state_tras<=state_tras+1
end
end
4'b0011: begin //发送第3位
if(clkbaud_tras) begin
txd_reg<=txd_buf[0]
txd_buf[6:0]<=txd_buf[7:1]
state_tras<=state_tras+1
end
end
4'b0100: begin //发送第4位
if(clkbaud_tras) begin
txd_reg<=txd_buf[0]
txd_buf[6:0]<=txd_buf[7:1]
state_tras<=state_tras+1
end
end
4'b0101: begin //发送第5位
if(clkbaud_tras) begin
txd_reg<=txd_buf[0]
txd_buf[6:0]<=txd_buf[7:1]
state_tras<=state_tras+1
end
end
4'b0110: begin //发送第6位
if(clkbaud_tras) begin
txd_reg<=txd_buf[0]
txd_buf[6:0]<=txd_buf[7:1]
state_tras<=state_tras+1
end
end
4'b0111: begin //发送第7位
if(clkbaud_tras) begin
txd_reg<=txd_buf[0]
txd_buf[6:0]<=txd_buf[7:1]
state_tras<=state_tras+1
end
end
4'b1000: begin //发送第8位
if(clkbaud_tras) begin
txd_reg<=txd_buf[0]
txd_buf[6:0]<=txd_buf[7:1]
state_tras<=state_tras+1
end
end
4'b1001: begin //发送停止位
if(clkbaud_tras) begin
txd_reg<=1
txd_buf<=8'h55
state_tras<=state_tras+1
end
end
4'b1111:begin
if(clkbaud_tras) begin
state_tras<=state_tras+1
send_state<=send_state+1
trasstart<=0
case(send_state)
3'b000:
txd_buf<=8'd49//"1"
3'b001:
txd_buf<=8'd32//" "
3'b010:
txd_buf<=8'd69//"E"
3'b011:
txd_buf<=8'd68//"D"
3'b100:
txd_buf<=8'd65//"A"
3'b101:
txd_buf<=8'd10//"e"
default:
txd_buf<=0
endcase
end
end
default: begin
if(clkbaud_tras) begin
state_tras<=state_tras+1
trasstart<=1
end
end
endcase
end
end
end
always@(posedge clkbaud8x or negedge rst)//接受PC机的数据
begin
if(!rst) begin
rxd_reg1<=0
rxd_reg2<=0
rxd_buf<=0
state_rec<=0
recstart<=0
recstart_tmp<=0
end
else begin
rxd_reg1<=rxd
rxd_reg2<=rxd_reg1
if(state_rec==0) begin
if(recstart_tmp==1) begin
recstart<=1
recstart_tmp<=0
state_rec<=state_rec+1
end
else if(!rxd_reg1&&rxd_reg2) //检测到起始位的下降沿，进入接受状态
recstart_tmp<=1
end
else if(state_rec>=1&&state_rec<=8) begin
if(clkbaud_rec) begin
rxd_buf[7]<=rxd_reg2
rxd_buf[6:0]<=rxd_buf[7:1]
state_rec<=state_rec+1
end
end
else if(state_rec==9) begin
if(clkbaud_rec) begin
state_rec<=0
recstart<=0
end
end
end
end
always@(rxd_buf) //将接受的数据用数码管显示出来
begin
case (rxd_buf)
8'h30:
seg_data=8'b11000000
8'h31:
seg_data=8'b11111001
8'h32:
seg_data=8'b10100100
8'h33:
seg_data=8'b10110000
8'h34:
seg_data=8'b10011001
8'h35:
seg_data=8'b10010011
8'h36:
seg_data=8'b10000010
8'h37:
seg_data=8'b11111000
8'h38:
seg_data=8'b10000000
8'h39:
seg_data=8'b10010000
8'h41:
seg_data=8'b00010001
8'h42:
seg_data=8'b11000001
8'h43:
seg_data=8'b0110_0011
8'h44:
seg_data=8'b1000_0101
8'h45:
seg_data=8'b0110_0001
8'h46:
seg_data=8'b0111_0001
default:
seg_data=8'b1111_1111
endcase
end
endmodule
你如果是用FPGA逻辑实现的串口收发控制器的话应该是用状态机实现的串并转换，那么你加一个变量I你的发送BUF也就是并行的数据是16位的，你只用作一个8位的串并转换，再每个状态下I都加1像下面这样：bit1 : begin dataout <= data_buf[i]state <= bit2i<=i+1end
bit2 : begin dataout <= data_buf[i]state <= bit3i<=i+1end
bit3 : begin dataout <= data_buf[i]state <= bit4i<=i+1end
bit4 : begin dataout <= data_buf[i]state <= bit5i<=i+1end
bit5 : begin dataout <= data_buf[i]state <= bit6i<=i+1end
bit6 : begin dataout <= data_buf[i]state <= bit7i<=i+1end
bit7 : begin dataout <= data_buf[i]state <= bit8i<=i+1end
bit8 : begin dataout <= data_buf[i]state <= overi<=i+1end
再搞一个控制I的值的判断向控制I的值在0-15之间就可以了。
当然你如果是用NIOS2实现的话就更简单了，你去看看资料或者去网上找点例程一看就明白我这里就不说了。
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