对此，李宝龙指出，布线拓扑对信号完整性的影响，主要反映在各个节点上信号到达时刻不一致，反射信号同样到达某节点的时刻不一致，所以造成信号质量恶化。一般来讲，星型拓扑结构，可以通过控制同样长的几个分支，使信号传输和反射时延一致，达到比较好的信号质量。在使用拓扑之间，要考虑到信号拓扑节点情况、实际工作原理和布线难度。不同的Buffer，对于信号的反射影响也不一致，所以星型拓扑并不能很好解决上述数据地址总线连接到FLASH和SDRAM的时延，进而无法确保信号的质量另一方面，高速的信号一般在DSP和SDRAM之间通信，FLASH加载时的速率并不高，所以在高速仿真时只要确保实际高速信号有效工作的节点处的波形，而无需关注FLASH处波形星型拓扑比较菊花链等拓扑来讲，布线难度较大，尤其大量数据地址信号都采用星型拓扑时。
焊盘对高速信号的影响
在PCB中，从设计的角度来看一个过孔主要由两部分组成：中间的钻孔和钻孔周围的焊盘。有名为fulonm的工程师请教嘉宾焊盘对高速信号有何影响，对此，李宝龙表示：焊盘对高速信号有影响，其影响类似器件的封装对器件的影响。详细的分析，信号从IC内出来以后，经过邦定线、管脚、封装外壳、焊盘、焊锡到达传输线，这个过程中的所有关节都会影响信号的质量。但实际分析时，很难给出焊盘、焊锡加上管脚的具体参数。所以一般就用IBIS模型中的封装的参数将他们都概括了，当然这样的分析在较低的频率上可以接收，但对于更高频率信号更高精度仿真就不够精确。现在的一个趋势是用IBIS的V-I、V-T曲线描述Buffer特性，用SPICE模型描述封装参数。
如何抑制电磁干扰
PCB是产生电磁干扰(EMI)的源头，所以PCB设计直接关系到电子产品的电磁兼容性(EMC)。如果在高速PCB设计中对EMC/EMI予以重视，将有助缩短产品研发周期加快产品上市时间。因此，不少工程师在此次论坛中非常关注抑制电磁干扰的问题。例如，无锡祥生医学影像有限责任公司的舒剑表示，在EMC测试中发现时钟信号的谐波超标十分严重，请问是不是要对使用到时钟信号的IC的电源引脚做特殊处理，目前只是在电源引脚上连接去耦电容。在PCB设计中还有需要注意哪些方面以抑止电磁辐射呢?对此，李宝龙指出，EMC的三要素为辐射源，传播途径和受害体。传播途径分为空间辐射传播和电缆传导。所以要抑制谐波，首先看看它传播的途径。电源去耦是解决传导方式传播，此外，必要的匹配和屏蔽也是需要的。
李宝龙也在回答WHITE网友的问题时指出，滤波是解决EMC通过传导途径辐射的一个好办法，除此之外，还可以从干扰源和受害体方面入手考虑。干扰源方面，试着用示波器检查一下信号上升沿是否太快，存在反射或Overshoot、undershoot或ringing，如果有，可以考虑匹配另外尽量避免做50%占空比的信号，因为这种信号没有偶次谐波，高频分量更多。受害体方面，可以考虑包地等措施。
RF布线是选择过孔还是打弯布线
对此，李宝龙指出，分析RF电路的回流路径，与高速数字电路中信号回流不太一样。二者有共同点，都是分布参数电路，都是应用Maxwell方程计算电路的特性。但射频电路是模拟电路，有电路中电压V=V(t)、电流I=I(t)两个变量都需要进行控制，而数字电路只关注信号电压的变化V=V(t)。因此，在RF布线中，除了考虑信号回流外，还需要考虑布线对电流的影响。即打弯布线和过孔对信号电流有没有影响。此外，大多数RF板都是单面或双面PCB，并没有完整的平面层，回流路径分布在信号周围各个地和电源上，仿真时需要使用3D场提取工具分析，这时候打弯布线和过孔的回流需要具体分析高速数字电路分析一般只处理有完整平面层的多层PCB，使用2D场提取分析，只考虑在相邻平面的信号回流，过孔只作为一个集总参数的R-L-C处理。
布线（Layout）是PCB设计工程师最基本的工作技能之一。走线的好坏将直接影响到整个系统的性能,大多数高速的设计理论也要最终经过Layout得以实现并验证,由此可见,布
线在高速PCB设计中是至关重要的。下面将针对实际布线中可能遇到的一些情况,分析其
合理性,并给出一些比较优化的走线策略。主要从直角走线,差分走线,蛇形线等三个方面来阐述。
1． 直角走线
直角走线一般是PCB布线中要求尽量避免的情况,也几乎成为衡量布线好坏的标准之一,
那么直角走线究竟会对信号传输产生多大的影响呢？从原理上说,直角走线会使传输线的
线宽发生变化,造成阻抗的不连续。其实不光是直角走线,顿角,锐角走线都可能会造成
阻抗变化的情况。
直角走线的对信号的影响就是主要体现在三个方面：一是拐角可以等效为传输线上的容性
负载,减缓上升时间二是阻抗不连续会造成信号的反射三是直角尖端产生的EMI。
传输线的直角带来的寄生电容可以由下面这个经验公式来计算：-
C=61W(Er)1/2/Z0
在上式中,C就是指拐角的等效电容（单位：pF）,W指走线的宽度（单位：inch）,εr
指介质的介电常数,Z0就是传输线的特征阻抗。举个例子,对于一个4Mils的50欧姆传输
线（εr为4.3）来说,一个直角带来的电容量大概为0.0101pF,进而可以估算由此引起的
上升时间变化量：
T10-90%=2.2*C*Z0/2 = 2.2*0.0101*50/2 = 0.556ps
通过计算可以看出,直角走线带来的电容效应是极其微小的。
由于直角走线的线宽增加,该处的阻抗将减小,于是会产生一定的信号反射现象,我们可
以根据传输线章节中提到的阻抗计算公式来算出线宽增加后的等效阻抗,然后根据经验公
式计算反射系数：ρ=(Zs-Z0)/(Zs+Z0),一般直角走线导致的阻抗变化在7%-20%之间,因
而反射系数最大为0.1左右。而且,从下图可以看到,在W/2线长的时间内传输线阻抗变化到最小,再经过W/2时
间又恢复到正常的阻抗,整个发生阻抗变化的时间极短,往往在10ps之内,这样快而且微
小的变化对一般的信号传输来说几乎是可以忽略的。
很多人对直角走线都有这样的理解,认为尖端容易发射或接收电磁波,产生EMI,这也成
为许多人认为不能直角走线的理由之一。然而很多实际测试的结果显示,直角走线并不会
比直线产生很明显的EMI。也许目前的仪器性能,测试水平制约了测试的精确性,但至少
说明了一个问题,直角走线的辐射已经小于仪器本身的测量误差。
总的说来,直角走线并不是想象中的那么可怕。至少在GHz以下的应用中,其产生的任何
诸如电容,反射,EMI等效应在TDR测试中几乎体现不出来,高速PCB设计工程师的重点还
是应该放在布局,电源/地设计,走线设计,过孔等其他方面。当然,尽管直角走线带来
的影响不是很严重,但并不是说我们以后都可以走直角线,注意细节是每个优秀工程师必备的基本素质,而且,随
着数字电路的飞速发展,PCB工程师处理的信号频率也会不断提高,到10GHz以上的RF设计
领域,这些小小的直角都可能成为高速问题的重点对象。
2． 差分走线
差分信号（Differential Signal）在高速电路设计中的应用越来越广泛,电路中最关键
的信号往往都要采用差分结构设计,什么另它这么倍受青睐呢？在PCB设计中又如何能保
证其良好的性能呢？带着这两个问题,我们进行下一部分的讨论。
何为差分信号？通俗地说,就是驱动端发送两个等值、反相的信号,接收端通过比较这两
个电压的差值来判断逻辑状态“0”还是“1”。而承载差分信号的那一对走线就称为差分
走线。
差分信号和普通的单端信号走线相比,最明显的优势体现在以下三个方面：
a.抗干扰能力强,因为两根差分走线之间的耦合很好,当外界存在噪声干扰时,几乎是同
时被耦合到两条线上,而接收端关心的只是两信号的差值,所以外界的共模噪声可以被完
全抵消。
b.能有效抑制EMI,同样的道理,由于两根信号的极性相反,他们对外辐射的电磁场可以
相互抵消,耦合的越紧密,泄放到外界的电磁能量越少。
c.时序定位精确,由于差分信号的开关变化是位于两个信号的交点,而不像普通单端信号
依靠高低两个阈值电压判断,因而受工艺,温度的影响小,能降低时序上的误差,同时也
更适合于低幅度信号的电路。目前流行的LVDS（low voltage differential
signaling）就是指这种小振幅差分信号技术。
对于PCB工程师来说,最关注的还是如何确保在实际走线中能完全发挥差分走线的这些优
势。也许只要是接触过Layout的人都会了解差分走线的一般要求,那就是“等长、等距”
。等长是为了保证两个差分信号时刻保持相反极性,减少共模分量等距则主要是为了保
证两者差分阻抗一致,减少反射。“尽量靠近原则”有时候也是差分走线的要求之一。但所有这些规则都不是用
来生搬硬套的,不少工程师似乎还不了解高速差分信号传输的本质。下面重点讨论一下
PCB差分信号设计中几个常见的误区。
误区一：认为差分信号不需要地平面作为回流路径,或者认为差分走线彼此为对方提供回
流途径。造成这种误区的原因是被表面现象迷惑,或者对高速信号传输的机理认识还不够
深入。从图1-8-15的接收端的结构可以看到,晶体管Q3,Q4的发射极电流是等值,反向的
,他们在接地处的电流正好相互抵消（I1=0）,因而差分电路对于类似地弹以及其它可能存在于电源和地平面上
的噪音信号是不敏感的。地平面的部分回流抵消并不代表差分电路就不以参考平面作为信
号返回路径,其实在信号回流分析上,差分走线和普通的单端走线的机理是一致的,即高
频信号总是沿着电感最小的回路进行回流,最大的区别在于差分线除了有对地的耦合之外,还存在相互之间的耦
合,哪一种耦合强,那一种就成为主要的回流通路,图1-8-16是单端信号和差分信号的地
磁场分布示意图。
在PCB电路设计中,一般差分走线之间的耦合较小,往往只占10~20%的耦合度,更多的还
是对地的耦合,所以差分走线的主要回流路径还是存在于地平面。当地平面发生不连续的
时候,无参考平面的区域,差分走线之间的耦合才会提供主要的回流通路,见图1-8-17所
示。尽管参考平面的不连续对差分走线的影响没有对普通的单端走线来的严重,但还是会降低差分信号的质量,
增加EMI,要尽量避免。也有些设计人员认为,可以去掉差分走线下方的参考平面,以抑
制差分传输中的部分共模信号,但从理论上看这种做法是不可取的,阻抗如何控制？不给
共模信号提供地阻抗回路,势必会造成EMI辐射,这种做法弊大于利。
误区二：认为保持等间距比匹配线长更重要。在实际的PCB布线中,往往不能同时满足差
分设计的要求。由于管脚分布,过孔,以及走线空间等因素存在,必须通过适当的绕线才
能达到线长匹配的目的,但带来的结果必然是差分对的部分区域无法平行,这时候我们该
如何取舍呢？在下结论之前我们先看看下面一个仿真结果。
从上面的仿真结果看来,方案1和方案2波形几乎是重合的,也就是说,间距不等造成的影
响是微乎其微的,相比较而言,线长不匹配对时序的影响要大得多（方案3）。再从理论
分析来看,间距不一致虽然会导致差分阻抗发生变化,但因为差分对之间的耦合本身就不
显著,所以阻抗变化范围也是很小的,通常在10%以内,只相当于一个过孔造成的反射,这对信号传输不会造成
明显的影响。而线长一旦不匹配,除了时序上会发生偏移,还给差分信号中引入了共模的
成分,降低信号的质量,增加了EMI。
可以这么说,PCB差分走线的设计中最重要的规则就是匹配线长,其它的规则都可以根据
设计要求和实际应用进行灵活处理。
误区三：认为差分走线一定要靠的很近。让差分走线靠近无非是为了增强他们的耦合,既
可以提高对噪声的免疫力,还能充分利用磁场的相反极性来抵消对外界的电磁干扰。虽说
这种做法在大多数情况下是非常有利的,但不是绝对的,如果能保证让它们得到充分的屏
蔽,不受外界干扰,那么我们也就不需要再让通过彼此的强耦合达到抗干扰和抑制EMI的目的了。如何才能保证
差分走线具有良好的隔离和屏蔽呢？增大与其它信号走线的间距是最基本的途径之一,电
磁场能量是随着距离呈平方关系递减的,一般线间距超过4倍线宽时,它们之间的干扰就
极其微弱了,基本可以忽略。此外,通过地平面的隔离也可以起到很好的屏蔽作用,这种结构在高频的（10G以上
）IC封装PCB设计中经常会用采用,被称为CPW结构,可以保证严格的差分阻抗控制（2Z0
）,如图1-8-19。
差分走线也可以走在不同的信号层中,但一般不建议这种走法,因为不同的层产生的诸如
阻抗、过孔的差别会破坏差模传输的效果,引入共模噪声。此外,如果相邻两层耦合不够
紧密的话,会降低差分走线抵抗噪声的能力,但如果能保持和周围走线适当的间距,串扰
就不是个问题。在一般频率（GHz以下）,EMI也不会是很严重的问题,实验表明,相距500Mils的差分走线,在3
米之外的辐射能量衰减已经达到60dB,足以满足FCC的电磁辐射标准,所以设计者根本不
用过分担心差分线耦合不够而造成电磁不兼容问题。
3．
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Protel软件的最新高端版本Altium Designer 6.0 2005年年底，Protel软件的原厂商Altium公司推出了Protel系列的最新高端版本Altium Designer 6.0。 Altium Designer 6.0，它是完全一体化电子产品开发系统的一个新版本，也是业界第一款也是唯一一种完整的板级设计解决方案。Altium Designer 是业界首例将设计流程、集成化PCB 设计、可编程器件（如FPGA）设计和基于处理器设计的嵌入式软件开发功能......
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PCB工程师需要注意的地方
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PCB工程师需要注意的地方 较多的PCB工程师,他们经常画电脑主板,对Allegro等优秀的工具非常的熟练,但是,非常可惜的是,他们居然很少知道如何进行阻抗控制,如何使用工具进行信号完整性分析.如何使用IBIS模型我觉得真正的PCB高手应该还是信号完整性专家,而不仅仅停留在连连线,过过孔的基础上对布通一块板子容易，布好一块好难。
小资料
对于电源、地的层数以及信号层数确定后，它们之间的相对排布位置是每一个PCB工程师都不能回避的话题；
单板 层的排布一般原则：
元件面下面（第二层）为地平面，提供器件屏蔽层以及为顶层布线提供参考平面；
所有信号层尽可能与地平面相邻；
尽量避免两信号层直接相邻；s
主电源尽可能与其对应地相邻；
兼顾层压结构对称。
对于母板的层排布，现有母板很难控制平行长距离布线，对于板级 工作频率在50MHZ以上的（50MHZ以下的情况可参照，适当放宽），建议排布原则：
元件面、焊接面为完整的地平面（屏蔽）；
无相邻平行布线层；
所有信号层尽可能与地平面相邻；
关键信号与地层相邻，不跨分割区。
注：具体PCB的层的设置时，要对以上原则进行灵活掌握，在领会以上原则的基础上，根据实际单板的需求，如：是否需要一关键布线层、电源、地平面的分割情况等，确定层的排布，切忌生搬硬套，或抠住一点不放。
以下为单板层的排布的具体探讨：
*四层板，优选方案1，可用方案3
方案 电源层数 地层数 信号层数 1 2 3 4
1 1 1 2 S G P S
2 1 2 2 G S S P
3 1 1 2 S P G S
方案1 此方案四层PCB的主选层设置方案，在元件面下有一地平面，关键信号优选布TOP层；至于层厚设置，有以下建议：
满足阻抗控制芯板（GND到POWER）不宜过厚，以降低电源、地平面的分布阻抗；保证电源平面的去藕效果；为了达到一定的屏蔽效果，有人试图把电源、地平面放在TOP、BOTTOM层，即采用方案2：
此方案为了达到想要的屏蔽效果，至少存在以下缺陷：
电源、地相距过远，电源平面阻抗较大
电源、地平面由于元件焊盘等影响，极不完整
由于参考面不完整，信号阻抗不连续
实际上，由于大量采用表贴器件，对于器件越来越密的情况下，本方案的电源、地几乎无法作为完整的参考平面，预期的屏蔽效果很难实现；方案2使用范围有限。但在个别单板中，方案2不失为最佳层设置方案。
以下为方案2使用案例；
案例（特例）：设计过程中，出现了以下情况：
A、整板无电源平面，只有GND、PGND各占一个平面；
B、整板走线简单，但作为接口滤波板，布线的辐射必须关注；
C、该板贴片元件较少，多数为插件。
分析：
1、由于该板无电源平面，电源平面阻抗问题也就不存在了；
2、由于贴片元件少（单面布局），若表层做平面层，内层走线，参考平面的完整性基本得到保证，而且第二层可铺铜保证少量顶层走线的参考平面；
3、作为接口滤波板，PCB布线的辐射必须关注，若内层走线，表层为GND、PGND，走线得到很好的屏蔽，传输线的辐射得到控制；
鉴于以上原因，在本板的层的排布时，决定采用方案2，即：GND、S1、S2、PGND，由于表层仍有少量短走线，而底层则为完整的地平面，我们在S1布线层铺铜，保证了表层走线的参考平面；五块接口滤波板中，出于以上同样的分析，设计人员决定采用方案2，同样不失为层的设置经典。
列举以上特例，就是要告诉大家，要领会层的排布原则，而非机械照搬。
方案3：此方案同方案1类似，适用于主要器件在BOTTOM布局或关键信号底层布线的情况；一般情况下，限制使用此方案；
2 PCB工程师需要注意的地方
*六层板：优选方案3，可用方案1，备用方案2、4对于六层板，优先考虑方案3，优选布线层S2，其次S3、S1。主电源及其对应的地布在4、5层，层厚设置时，增大S2-P之间的间距，缩小P-G2之间的间距（相应缩小G1-S2层之间的间距），以减小电源平面的阻抗，减少电源对S2的影响；
在成本要求较高的时候，可采用方案1，优选布线层S1、S2，其次S3、S4，与方案1相比，方案2保证了电源、地平面相邻，减少电源阻抗，但S1、S2、S3、S4全部裸露在外，只有S2才有较好的参考平面；
对于局部、少量信号要求较高的场合，方案4比方案3更适合，它能提供极佳的布线层S2。
*八层板：优选方案2、3、可用方案1
对于单电源的情况下，方案2比方案1减少了相邻布线层，增加了主电源与对应地相邻，保证了所有信号层与地平面相邻，代价是：牺牲一布线层；对于双电源的情况，推荐采用方案3，方案3兼顾了无相邻布线层、层压结构对称、主电源与地相邻等优点，但S4应减少关键布线；方案4：无相邻布线层、层压结构对称，但电源平面阻抗较高；应适当加大3-4、5-6，缩小2-3、6-7之间层间距；
方案5：与方案4相比，保证了电源、地平面相邻；但S2、S3相邻，S4以P2作参考平面；对于底层关键布线较少以及S2、S3之间的线
间窜扰能控制的情况下此方案可以考虑；
*十层板：推荐方案2、3、可用方案1、4
方案3：扩大3-4与7-8各自间距，缩小5-6间距，主电源及其对应地应置于6、7层；优选布线层S2、S3、S4，其次S1、S5；本方案适合信号布线要求相差不大的场合，兼顾了性能、成本；推荐大家使用；但需注意避免S2、S3之间平行、长距离布线；
方案4：EMC效果极佳，但与方案3比，牺牲一布线层；在成本要求不高、EMC指标要求较高、且必须双电源层的关键单板，建议采用此种方案；优选布线层S2、S3,对于单电源层的情况，首先考虑方案2，其次考虑方案1。方案1具有明显的成本优势，但相邻布线过多，平行长线难以控制；
*十二层板：推荐方案2、3，可用方案1、4、备用方案5
以上方案中，方案2、4具有极好的EMC性能，方案1、3具有较佳的性价比；
对于14层及以上层数的单板，由于其组合情况的多样性，这里不再一一列举。大家可按照以上排布原则，根据实际情况具体分析。
以上层排布作为一般原则，仅供参考，具体设计过程中大家可根据需要的电源层数、布线层数、特殊布线要求信号的数量、比例以及电源、地的分割情况，结合以上排布原则灵活掌握
6层板以后的各个方案在哪?
6层和8层来了
*六层板，优选方案3，可用方案1，备用方案2、4
方案 电源 地 信号 1 2 3 4 5 6
1 1 1 4 S1 G S2 S3 P S4
2 1 1 4 S1 S2 G P S3 S4
3 1 2 3 S1 G1 S2 G2 P S3
4 1 2 3 S1 G1 S2 G2 P S3
*八层板：优选方案2、3、可用方案1
方案 电源 地 信号 12 34 56 78
1 1 25 S1 G1 S2 S3 PS4 G2 S5
2 1 34 S1 G1 S2 G2 PS3 G3 S4
3 2 24 S1 G1 S2 P1 G2 S3 P2 S4
4 2 24 S1 G1 S2 P1 P2 S3 G3 S4
5 2 24 S1 G1 P1 S2 S3 G2 P2 S4
EMC问题
在布板的时候还应该注意EMC的抑制哦！！这很不好把握，分布电容随时存在！！
如何接地!
PCB设计原本就要考虑很多的因素,不同的环境需要考虑不同的因素.另外,我不是PCB工程师,经验并不丰富:)))
地的分割与汇接
接地是抑制电磁干扰、提高电子设备EMC性能的重要手段之一。正确的接地既能提高产品抑制电磁干扰的能力，又能减少产品对外的EMI发射。
接地的含义
电子设备的“地”通常有两种含义：一种是“大地”（安全地），另一种是“系统基准地”（信号地）。接地就是指在系统与某个电位基准面之间建立低阻的导电通路。“接大地”就是以地球的电位为基准，并以大地作为零电位，把电子设备的金属外壳、电路基准点与大地相连接。
3 PCB工程师需要注意的地方
把接地平面与大地连接，往往是出于以下考虑：
A、提高设备电路系统工作的稳定性；
B、静电泄放；
C、为*作人员提供安全保障。
接地的目的
A、安全考虑，即保护接地；
B、为信号电压提供一个稳定的零电位参考点（信号地或系统地）；
C、屏蔽接地。
基本的接地方式
电子设备中有三种基本的接地 方式：单点接地、多点接地、浮地。
单点接地
单点接地是整个系统中，只有一个物理点被定义为接地参考点，其他各个需要接地的点都连接到这一点上。
单点接地适用于频率较低的电路中（1MHZ以下）。若系统的工作频率很高，以致工作波长与系统接地引线的长度可比拟时，单点接地方式就有问题了。当地线的长度接近于1/4波长时，它就象一根终端短路的传输线，地线的电流、电压呈驻波分布，地线变成了辐射天线，而不能起到“地”的作用。
为了减少接地阻抗，避免辐射，地线的长度应小于1/20波长。在电源电路的处理上，一般可以考虑单点接地。对于大量采用的数字电路的PCB，由于其含有丰富的高次谐波，一般不建议采用单点接地方式。
多点接地
多点接地是指设备中各个接地点都直接接到距它最近的接地平面上，以使接地引线的长度最短。
多点接地电路结构简单，接地线上可能出现的高频驻波现象显著减少，适用于工作频率较高的（>10MHZ）场合。但多点接地可能会导致设备内部形成许多接地环路，从而降低设备对外界电磁场的抵御能力。在多点接地的情况下，要注意地环路问题，尤其是不同的模块、设备之间组网时。地线回路导致的电磁干扰：
理想地线应是一个零电位、零阻抗的物理实体。但实际的地线本身既有电阻分量又有电抗分量，当有电流通过该地线时，就要产生电压降。地线会与其他连线（信号、电源线等）构成回路，当时变电磁场耦合到该回路时，就在地回路中产生感应电动势，并由地回路耦合到负载，构成潜在的EMI威胁。
浮地
浮地是指设备地线系统在电气上与大地绝缘的一种接地方式。
由于浮地自身的一些弱点，不太适合一般的大系统中，其接地方式很少采用
关于接地方式的一般选取原则：
对于给定的设备或系统，在所关心的最高频率（对应波长为）入上，当传输线的长度L〉入，则视为高频电路，反之，则视为低频电路。根据经验法则，对于低于1MHZ的电路，采用单点接地较好；对于高于10MHZ，则采用多点接地为佳。对于介于两者之间的频率而言，只要最长传输线的长度L小于/20 入，则可采用单点接地以避免公共阻抗耦合。
对于接地的一般选取原则如下：
（1）低频电路（<1MHZ），建议采用单点接地；
（2）高频电路（>10MHZ），建议采用多点接地；
（3）高低频混合电路，混合接地。
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